PCB布局规则1、在通常情况下，所有的元件均应布置在电路板的同一面上，只有顶层元件过密时，才能将一些高度有限并且发热量小的器件，如贴片电阻、贴片电容、贴片IC等放在底层。2、在保证电气性能的前提下，元件应放置在栅格上且相互平行或垂直排列，以求整齐、美观，在一般情况下不允许元件重叠;元件排列要紧凑，元件在整个版面上应分布均匀、疏密一致。3、电路板上不同组件相临焊盘图形之间的最小间距应在1MM以上。4、离电路板边缘一般不小于2MM.电路板的最佳形状为矩形，长宽比为3:2或4:3.电路板面尺大于200MM乘150MM时，应考虑电路板所能承受的机械强度。PCB设计设置技巧PCB设计在不同阶段需要进行不同的各点设置，在布局阶段可以采用大格点进行器件布局;对于IC、非定位接插件等大器件，可以选用50~100mil的格点精度进行布局，而对于电阻电容和电感等无源小器件，可采用25mil的格点进行布局。大格点的精度有利于器件的对齐和布局的美观。PCB设计布局技巧在PCB的布局设计中要分析电路板的单元，依据起功能进行布局设计，对电路的全部元器件进行布局时，要符合以下原则：1、按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的方向。2、以每个功能单元的核心元器件为中心，围绕他来进行布局。元器件应均匀、整体、紧凑的排列在PCB上，尽量减少和缩短各元器件之间的引线和连接。3、在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件并行排列，这样不但美观，而且装旱容易，易于批量生产。

吉林开发PCB抄板设计PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时，蛇形走线的主要作用是补偿“同一组相关”信号线中延时较小的部分，PCB抄板设计加工厂这些部分通常是没有或比其它信号少通过另外的逻辑处理;最典型的就是时钟线，通常它不需经过任何其它逻辑处理，因而其延时会小于其它相关信号。高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构有关,但线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接,但蛇形走线并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信号质量恶化,所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电容和分布电感的影响.因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现，其主要起到一个滤波电感的作用，提高电路的抗干扰能力，电脑主机板中的蛇形走线，主要用在一些时钟信号中，如CIClk,AGPClk，它的作用有两点：1、阻抗匹配2、滤波电感。对一些重要信号，如INTEL HUB架构中的HUBLink，一共13根，跑233MHz，要求必须严格等长，以消除时滞造成的隐患，绕线是解决办法。一般来讲，蛇形走线的线距>=2倍的线宽。PCI板上的蛇行线就是为了适应PCI33MHzClock的线长要求。若在一般普通PCB板中，是一个分布参数的 LC滤波器，还可作为收音机天线的电感线圈，短而窄的蛇形走线可做保险丝等等.

在PCB(印制电路板)中，印制导线用来实现电路元件和器件之间电气连接，是PCB中的重要组件，PCB导线多为铜线，铜自身的物理特性也导致其在导电过程中必然存在一定的阻抗，导线中的电感成分会影响电压信号的传输，而电阻成分则会影响电流信号的传输，在高频线路中电感的影响尤为严重，因此，在PCB设计中必须注意和消除印制导线阻抗所带来的影响。1印制导线产生干扰的原因PCB上的印制导线通电后在直流或交流状态下分别对电流呈现电阻或感抗，而平行导线之间存在电感效应，电阻效应，电导效应，互感效应;一根导线上的变化电流必然影响另一根导线，从而产生干扰;PCB板外连接导线甚至元器件引线都可能成为发射或接收干扰信号的天线。印制导线的直流电阻和交流阻抗可以通过公式和公式来计算，R=PL/S和XL=2πfL式中L为印制导线长度(m)，s为导线截面积(mm2)，ρ为铜的电阻率，TT为常数，f为交流频率。正是由于这些阻抗的存在，从而产生一定的电位差，这些电位差的存在，必然会带来干扰，从而影响电路的正常工作。2 PCB电流与导线宽度的关系PCB导线宽度与电路电流承载值有关，一般导线越宽，承载电流的能力越强。在实际的PCB制作过程中，导线宽度应以能满足电气性能要求而又便于生产为宜，它的最小值以承受的电流大小而定，导线宽度和间距可取0.3mm(12mil)。导线的宽度在大电流的情况下还要考虑其温升问题。PCB设计铜铂厚度、线宽

Via hole导通孔起线路互相连结导通的作用，电子行业的发展，同时也促进PCB的发展，也对印制板制作工艺和表面贴装技术提出更高要求。Via hole塞孔工艺应运而生，同时应满足下列要求：(一)导通孔内有铜即可，阻焊可塞可不塞;(二)导通孔内必须有锡铅，有一定的厚度要求(4微米)，不得有阻焊油墨入孔，造成孔内藏锡珠;(三)导通孔必须有阻焊油墨塞孔，不透光，不得有锡圈，锡珠以及平整等要求。随着电子产品向“轻、薄、短、小”方向发展，PCB也向高密度、高难度发展，因此出现大量SMT、BGA的PCB，而客户在贴装元器件时要求塞孔，主要有五个作用：(一)防止PCB过波峰焊时锡从导通孔贯穿元件面造成短路;特别是我们把过孔放在BGA焊盘上时，就必须先做塞孔，再镀金处理，便于BGA的焊接。(二)避免助焊剂残留在导通孔内;(三)电子厂表面贴装以及元件装配完成后PCB在测试机上要吸真空形成负压才完成：(四)防止表面锡膏流入孔内造成虚焊，影响贴装;

如果阻抗变化只发生一次，例如线宽从8mil变到6mil后，一直保持6mil宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求，阻抗变化必须小于10%。这有时很难做到，以 FR4板材上微带线的情况为例，我们计算一下。如果线宽8mil，线条和参考平面之间的厚度为4mil，特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆，阻抗变化率达到了20%。反射信号的幅度必然超标。至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。如果阻抗变化发生两次，例如线宽从8mil变到6mil后，拉出2cm后又变回8mil。那么在2cm长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。如果两次反射间隔时间足够短，两次反射就有可能相互抵消，从而减小影响。假设传输信号为1V，第Y次正反射有0.2V被反射，1.2V继续向前传输，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假设6mil线长度极短，两次反射几乎同时发生，那么总的反射电压只有0.04V，小于5%这一噪声预算要求。因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。研究及实验表明，只要阻抗变化处的时延小于信号上升时间的20%，反射信号就不会造成问题。如果信号上升时间为1ns，那么阻抗变化处的时延小于0.2ns对应1.2英寸，反射就不会产生问题。也就是说，对于本例情况，6mil宽走线的长度只要小于3cm就不会有问题。